Xilinx FPGA原理及應用實例--基於Zynq SoC和Vitis HLS

1 FPGA硬件平臺概述
1.1 FPGA介紹
1.1.1 FPGA基本結構
1.1.2 現代FPGA基本邏輯單元
1.2 Zynq介紹
1.2.1 Zynq架構簡介
1.2.2 Zynq PS簡介
1.3 PYNQ-Z2簡介

2 Verilog HDL語法基礎
2.1 Verilog HDL概述
2.1.1 Verilog HDL與C語言的區別
2.1.2 Verilog HDL與VHDL的區別
2.1.3 Verilog HDL與VHDL的共同特點
2.2 Verilog HDL的關鍵字和標識符
2.2.1 關鍵字
2.2.2 標識符
2.3 Verilog HDL基本結構
2.3.1 Verilog HDL模塊結構示例
2.3.2 Verilog HDL的基本結構
2.4 Verilog HDL的數據類型和常量
2.4.1 邏輯值和常量
2.4.2 Verilog HDL的數據類型
2.5 Verilog HDL的運算符
2.5.1 算術運算符和邏輯運算符
2.5.2 關係運算符和等式運算符
2.5.3 位運算符和縮減運算符
2.5.4 移位運算符和拼接運算符
2.5.5 條件運算符
2.5.6 運算符的優先級
2.6 Verilog HDL的基本語句
2.6.1 賦值語句
2.6.2 always和initial
2.6.3 塊語句
2.6.4 條件語句
2.6.5 循環語句
2.6.6 task和function
2.6.7 預編譯指令
2.7 Verilog HDL的抽象級別
2.7.1 結構化描述方式
2.7.2 數據流描述方式
2.7.3 行為級描述方式
2.7.4 混合描述方式

3 數字邏輯電路HDL描述方法
3.1 組合邏輯電路HDL描述方法
3.1.1 採用assign描述組合邏輯電路
3.1.2 採用always塊描述組合邏輯電路
3.1.3 FPGA模塊化設計
3.2 時序邏輯電路HDL描述方法
3.2.1 時序邏輯電路基礎
3.2.2 時序邏輯電路的一般描述方法
3.2.3 時序邏輯電路的狀態機描述方法
3.3 IP核的生成與使用
3.3.1 IP核簡介
3.3.2 自定義IP核的使用

4 數字電路HDL設計實例
4.1 按鍵消抖方法
4.1.1 按鍵消抖原理
4.1.2 按鍵消抖方案
4.1.3 上板測試
4.2 數字鐘設計
4.2.1 數字鐘程序設計
4.2.2 Vivado創建工程
4.2.3 上板測試
4.3 PWM呼吸燈設計
4.3.1 PWM原理及實現
4.3.2 PWM呼吸燈設計
4.3.3 上板測試
4.4 UART接口設計
4.4.1 UART串口通信原理
4.4.2 UART接口設計與仿真
4.4.3 UART回環測試程序設計
4.4.4 回環測試上板驗證

5 Zynq SOC設計實例
5.1 Zynq GPIO介紹
5.1.1 MIO和EMIO
5.1.2 AXI GPIO
5.1.3 常用API函數
5.1.4 Zynq SoC開發流程
5.2 Zynq uART串口通信
5.2.1 Vivado硬件平臺
5.2.2 Vitis軟件設計及測試
5.3 EMIO花樣LED燈設計
5.3.1 硬件平臺設計
5.3.2 Vitis程序設計及測試
5.4 Zynq GPIO中斷實例
5.4.1 Zynq中斷機制
5.4.2 中斷分類及優先級
5.4.3 中斷處理流程
5.4.4 AXI GPIO中斷設計實例

6 Vitis HLS設計初步
6.1 Vitis HLS設計基礎
6.1.1 Vitis HLS簡介
6.1.2 Vitis HLS設計流程
6.2 基於Vitis HLS的4位LED流水燈設計
6.2.1 Vitis HLS生成IP
6.2.2 Vivado搭建硬件平臺
6.2.3 創建Vitis工程及測試
6.3 基於Vitis HLS的矩陣乘法加速
6.3.1 矩陣乘法加速算法
6.3.2 創建HLS工程
6.3.3 C仿真
6.3.4 C綜合
6.4 基於Vitis HLS的FIR濾波器設計
6.4.1 FIR濾波器設計基礎
6.4.2 FIR濾波器的HLS設計
6.4.3 Vivado創建工程
6.4.4 Vitis軟件設計與測試
附錄
參考文獻