Verilog HDL與FPGA數字系統設計（第2版）

本書是根據數位技術的發展和EDA課程教學要求，以及作者多年教學與實踐經驗的基礎上而編寫的，目標是快速地提高讀者的數位電路（或系統）設計能力。內容覆蓋了數位邏輯基礎、Verilog HDL基礎知識與建模方法、有限狀態機設計、可程式設計邏輯器件及其開發工具、數位電路與系統設計實例、靜態時序分析工具以及可程式設計片上系統等相關知識。

本書將數位邏輯設計和Verilog HDL有機地結合在一起，以可綜合的Verilog設計為重點，方便讀者快速地掌握Verilog HDL建模方法，以及用FPGA實現數位電路（或系統）的技巧。本書以Quartus Prime 18.1等軟體為工具，所有程式都通過了DE2-115（或DE1-SOC）開發板的硬體測試，讀者可參考使用。

本書可用作高等院校電氣資訊類等專業本、專科生的教材或教學參考書，也可以作為電子技術課程設計、電子設計大賽或數位系統設計工程技術人員學習EDA技術的參考書。

前言
版前言
教學建議
第一篇數位系統基礎
第1章數字邏輯設計基礎/2
本章目的/2
1.1數制及其相互轉換/2
1.1.1數制/2
1.1.2不同進制數的相互轉換/4
1.2二進位碼/5
1.2.1二-十進位編碼/5
1.2.2格雷碼/6
1.2.3同位碼/8
1.2.4ASCII字元編碼/9
1.3邏輯運算及邏輯門/11
1.3.1基本邏輯運算/11
1.3.2常用複合邏輯運算/14
1.3.3集成邏輯門電路簡介/15
1.3.4三態門/20
1.4邏輯代數的基本公式和規則/21
1.4.1邏輯代數的基本定律和恒等式/21
1.4.2邏輯代數的基本規則/22
1.4.3邏輯函數運算式的形式/23
1.5邏輯函數的代數化簡法/25
1.6邏輯函數的坎諾圖化簡法/26
1.6.1邏輯函數的小項及其性質/26
1.6.2邏輯函數的小項運算式/27
1.6.3用坎諾圖表示邏輯函數/28
1.6.4用坎諾圖化簡邏輯函數/31
1.6.5用坎諾圖化簡含無關項的邏輯函數/33
1.7組合邏輯電路設計/35
1.7.1設計組合邏輯電路的一般步驟/35
1.7.2組合邏輯電路設計舉例/36
小結/40
習題/40
第2章VerilogHDL入門與功能模擬/42
本章目的/42
2.1硬體描述語言簡介/42
2.1.1硬體描述語言的起源/42
2.1.2硬體描述語言的特點/43
2.2VerilogHDL程式的基本結構/44
2.2.1VerilogHDL模組組成/44
2.2.2VerilogHDL模組舉例/45
2.3編寫測試模組/47
2.4ModelSim模擬軟體的使用/49
2.4.1創建工作目錄/50
2.4.2輸入原始檔案/50
2.4.3建立工作庫/50
2.4.4編譯設計檔/50
2.4.5將設計檔載入模擬器/52
2.4.6運行模擬/53
2.4.7調試結果/54
2.5VerilogHDL基本語法規則/57
2.5.1詞法規定/57
2.5.2邏輯值集合/57
2.5.3常量及其表示/58
2.5.4資料類型/60
2.6編譯指令、系統任務和系統函數/67
2.6.1VerilogHDL編譯器指令/67
2.6.2VerilogHDL系統任務/69
2.6.3VerilogHDL系統函數/71
小結/72
習題/73
第3章組合邏輯電路建模/74
本章目的/74
3.1VerilogHDL門級建模/74
3.1.1多輸入門/74
3.1.2多輸出門/76
3.1.3三態門/76
3.1.4門級建模舉例/77
3.2VerilogHDL資料流程建模/79
3.2.1資料流程建模/79
3.2.2運算式與運算元/82
3.2.3運算子/82
3.2.4運算子的優先順序別/87
3.3組合電路的行為級建模/88
3.4分層次的電路設計方法/96
3.4.1設計方法/96
3.4.2模組實例引用語句/98
3.4.3反覆運算結構/100
3.5常用組合電路及其設計/102
3.5.1編碼器/103
3.5.2二進位解碼器/104
3.5.3七段顯示解碼器/106
3.5.4二進位數字與8421碼的轉換/108
小結/115
習題/115
第4章時序邏輯電路建模/119
本章目的/119
4.1鎖存器/119
4.1.1基本SR鎖存器/119
4.1.2門控D鎖存器/121
4.1.3門控D鎖存器的VerilogHDL建模/122
4.2觸發器/123
4.2.1D觸發器的邏輯功能/123
4.2.2有清零輸入和預置輸入的D觸發器/124
4.2.3有使能端的D觸發器/125
4.2.4時序邏輯電路建模基礎/126
4.2.5D觸發器及其應用電路的建模/128
4.3寄存器和移位暫存器/131
4.3.1寄存器建模/131
4.3.2移位暫存器建模/132
4.3.3移位暫存器應用電路建模/136
.4同步計數器/138
4.4.1同步計數器的設計/138
4.4.2同步計數器的VerilogHDL建模/142
4.5VerilogHDL函數與任務的使用/146
4.5.1函數說明語句/146
4.5.2任務說明語句/149
4.6m序列碼產生電路設計/151
小結/155
習題/156
第5章有限狀態機設計/158
本章目的/158
5.1狀態機的基本概念/158
5.1.1狀態機的基本結構及類型/158
5.1.2狀態機的狀態圖標記法/159
5.1.3狀態機的設計步驟/160
5.2基於VerilogHDL的狀態機描述方法/160
5.2.1狀態圖的建立過程/160
5.2.2狀態圖的描述方法/161
5.3狀態機設計中的關鍵技術/165
5.3.1狀態編碼/165
5.3.2消除輸出端產生的毛刺/166
5.3.3使用One-Hot編碼方案設計狀態機/168
5.4狀態機設計舉例/170
5.4.1十字路通燈控制電路設計/170
5.4.2汽車尾燈控制電路設計/176
小結/181
習題/182
第6章可程式設計邏輯器件/184
本章目的/184
6.1概述/184
6.1.1PLD的歷史/184
6.1.2PLD器件的符號/186
6.2簡單可程式設計邏輯器件/187
6.2.1PLA/188
6.2.2PAL與GAL/190
6.3複雜可程式設計邏輯器件/195
6.3.1傳統CPLD的基本結構/195
6.3.2基於查閱資料表的CPLD結構/198
6.4現場可程式設計閘陣列/199
6.4.1FPGA實現邏輯函數的基本原理/200
6.4.2FPGA的一般結構/203
6.5IntelFPGA器件系列及開發平臺/204
6.5.1器件系列/204
6.5.2FPGA開發板簡介/205
小結/207
習題/208

第二篇數位系統設計實踐
第7章FPGA開發工具的使用/214
本章目的/214
7.1QuartusPrime軟體概述/214
7.1.1軟體的安裝與設置/214
7.1.2QuartusPrime的設計流程/217
7.2基於VerilogHDL輸入的電路實現/220
7.2.1建立新的設計專案/220
7.2.2輸入設計檔/222
7.2.3分配引腳/222
7.2.4編譯設計檔/226
7.2.5程式設計器件，測試功能/227
7.2.6使用電路網表觀察器查看電路圖/230
7.2.7實驗任務/230
7.3基於VerilogHDL輸入的電路模擬/231
7.3.1輸入設計檔，建立新的設計專案/232
7.3.2分配引腳，編譯設計原始檔案/233
7.3.3波形模擬/233
7.3.4程式設計器件，測試功能/240
7.3.5實驗任務/240
7.4基於原理圖輸入的電路實現/241
7.4.1建立新的設計專案/241
7.4.2輸入電路原理圖/242
7.4.3分配引腳/245
7.4.4編譯設計專案/245
7.4.5程式設計器件，測試功能/245
7.4.6實驗任務/245
7.5基於原理圖和VerilogHDL混合輸入的電路實現/246
7.5.1編碼、解碼、顯示電路/246
7.5.2輸入原理圖檔，建立新的設計專案/247
7.5.3輸入HDL底層檔，完善原理圖檔/249
7.5.4分配引腳，編譯設計專案/249
7.5.5程式設計器件，測試功能/251
7.5.6實驗任務/251
7.6基於IP模組的電路設計/251
7.6.1LPM_COUNTER模組的設置與調用/253
7.6.2嵌入式鎖相環模組ALTPLL的設置與調用/257
7.6.3記憶體模組LPM_ROM的配置與調用/261
7.6.4實驗任務/269
7.7嵌入式邏輯分析儀的使用/270
7.7.1嵌入式邏輯分析儀的實現原理/270
7.7.2嵌入式邏輯分析儀的使用流程/271
7.7.3SignalTap使用示例/272
7.7.4實驗任務/278
小結/279
第8章數位電路與系統的設計實踐/280
本章目的/280
8.1變模計數器設計/280
8.1.1功能要求/280
8.1.2設計分析/280
8.1.3邏輯設計/281
8.1.4設計實現/281
8.1.5實驗任務/282
8.2移動顯示字元設計/285
8.2.1功能要求/285
8.2.2設計分析/285
8.2.3邏輯設計/286
8.2.4設計實現/287
8.2.5實驗任務/288
8.3分頻器設計/289
8.3.1功能要求/289
8.3.2設計分析/289
8.3.3邏輯設計/290
8.3.4設計模擬/291
8.3.5實際運行結果/291
8.3.6實驗任務/292
8.4多功能數位鐘設計/292
8.4.1功能要求/292
8.4.2設計分析/292
8.4.3數位鐘主體電路邏輯設計/293
8.4.4功能擴展電路邏輯設計/297
8.4.5頂層電路設計/299
8.4.6實驗任務/302
8.5頻率計設計/302
8.5.1功能要求/302
8.5.2設計分析/303
8.5.3邏輯設計/305
8.5.4頂層電路設計/310
8.5.5實驗任務/311
8.6LCD1602顯示的計時器設計/311
8.6.1功能要求/311
8.6.2設計分析/311
8.6.330秒遞減計時器設計/312
8.6.4字元型LCD1602模組的顯示設計/313
8.6.5頂層模組設計/321
8.6.6設計實現/322
8.6.7實驗任務/323
8.7DDS函數信號發生器設計/323
8.7.1功能要求/323
8.7.2DDS產生波形的原理/324
8.7.3設計分析/326
8.7.4頂層電路設計/330
8.7.5設計實現/331
8.7.6D/A轉換電路及放大電路設計/332
8.7.7實驗任務/333
小結/335
第9章VGA介面控制器的設計/336
本章目的/336
9.1VGA介面標準和介面電路/336
9.1.1VGA介面標準/336
9.1.2VGA介面電路/338
9.2VGA彩條信號發生器/340
9.2.1功能要求/340
9.2.2設計分析/340
9.2.3邏輯設計/341
9.2.4頂層電路設計/345
9.2.5對目標器件程式設計與硬體電路測試/346
9.2.6使用SignalTapLogicAnalyzer觀察VGA工作時序/347
9.2.7實驗任務/350
9.324位元點陣圖顯示/350
9.3.1功能要求/350
9.3.2設計分析/351
9.3.3邏輯設計/351
9.3.4頂層電路設計/354
9.3.5對目標器件程式設計與硬體電路測試/356
9.3.6實驗任務/357
小結/357
第10章靜態時序分析工具TimeQuest的使用/358
本章目的/358
10.1靜態時序分析基礎/359
10.1.1同步路徑的分析/359
10.1.2非同步路徑的分析/363
10.1.3外部同步路徑的分析/363
10.1.4不同的時序模型/367
10.2時序分析工具的使用/367
10.2.1時序分析工具的使用流程/367
10.2.2兩級流水線乘法器設計/368
10.2.3設定時序要求/370
10.2.4全編譯並完成佈局佈線/372
10.2.5驗證時序/374
小結/376

第三篇可程式設計片上系統
第11章可程式設計片上系統入門/380
本章目的/380
11.1SOPC技術概述/380
11.1.1SOC技術/380
11.1.2SOPC技術/381
11.1.3基於NiosII處理器的嵌入式系統組成/381
11.2SOPC系統設計流程/383
11.3SOPC硬體系統設計/384
11.3.1設計任務/384
11.3.2創建QuartusPrime工程/385
11.3.3構建嵌入式硬體系統/386
11.3.4在QuartusPrime項目中集成嵌入式硬體系統/394
11.4SOPC軟體發展/398
11.4.1軟體發展工具簡介/398
11.4.2創建NiosII軟體工程/398
11.4.3應用程式設計/402
11.4.4應用工程編譯調試/403
11.5SOPC系統設計實踐/407
11.5.1NiosII嵌入式處理器PIO應用/407
11.5.2NiosII嵌入式處理器中斷應用/413
11.5.3NiosII即時時鐘設計/418
小結/424
第12章自訂IP組件設計/425
本章目的/425
12.1重識Avalon匯流排/425
12.1.1AvalonClock和AvalonReset介面/427
12.1.2Avalon-MM介面/427
12.1.3Avalon中斷介面/429
12.1.4Avalon-ST介面/429
12.1.5AvalonConduit介面/430
12.1.6Avalon-TC介面/431
12.2自訂IP組件設計/431
12.2.1PWM的HDL設計/431
12.2.2PWM自訂IP元件的封裝方法/435
12.2.3PWM自訂IP元件的應用方法/436
小結/438

附錄ADE2-115開發板引腳配置資訊/439
參考文獻/445