數字IC設計入門：微課視頻版






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	目錄第1章IC設計行業概述 1.1IC設計公司的分類 1.2數位IC設計流程 1.3類比IC設計流程 1.4晶片整體規劃 1.5IC設計工具 1.6IC設計公司的分工和職位 1.7選擇設計還是驗證 1.8類比IC設計與數位IC設計的區別 1.9數位IC設計與FPGA開發的區別 1.10晶片設計的未來發展趨勢 1.11關於本書描述方法的約定第2章基於Verilog的數位IC設計方法 2.1數位器件與Verilog語法的關係 2.2可綜合的Verilog設計語法 2.3對寄存器的深度解讀 2.4阻塞與非阻塞賦值的區別 2.5組合邏輯的表達方式 2.6組合邏輯中的選擇器 2.7Verilog中的for迴圈 2.8邏輯運算子號優先順序 2.9組合邏輯與時序邏輯混合表達 2.10Verilog中數值的表示方法 2.11信號的狀態類型 2.12電平信號與脈衝信號 2.13對信號打拍就是保留歷史的記憶 2.14驅動和負載 2.15Verilog中模組和信號的聲明方式及模組例化方法 2.16Verilog的注釋和換行方法 2.17帶參數的Verilog 2.18Verilog中的巨集定義 2.19function的使用 2.20狀態機設計 2.21電路的時序 2.22流水線設計方法 2.23跨時鐘域非同步處理方法 2.24時鐘和重定信號的起源 2.25非同步重定同步釋放原則 2.26無毛刺的時鐘切換電路 2.27組合環 2.28RTL的前向設計法和後向設計法 2.29自頂向下的設計和自底向上的設計 2.30原理圖和時序圖 2.31在時序邏輯和組合邏輯之間選擇 2.32signed聲明的妙用 2.33數位邏輯中浮點數值的定點化方法 2.34運算的溢出與保護 2.35在RTL中插入DFT的方法 2.36需要進行元器件例化的幾種情況 2.37對於大的扇入和扇出的處理 2.38低功耗設計方法 2.39用IP“攢”一顆晶片 2.40設計規範和習慣 2.41數位電路的佈局佈線流程簡介第3章模擬方法 3.1設計者模擬與驗證工作的區別 3.2模擬平臺的一般架構 3.3Verilog和SystemVerilog 3.4Testbench檔的基本結構 3.5時鐘和重定的產生 3.6靈活的等待方式 3.7信號類型的擴展和強制轉換 3.8log的列印 3.9內建功能函數 3.10模擬器也會出錯 3.11前仿中的真相與假像 3.12從DUT中直接獲取信號 3.13數據預讀取 3.14將模擬資料以文本形式輸出 3.15並行處理的方法 3.16建立模型的方法 3.17task的使用 3.18雙向驅動線的處理 3.19靈活的陣列定址 3.20通過腳本控制TB行為 3.21下載波形的語句 3.22VCS工具的模擬設置 3.23ModelSim工具的模擬設置 3.24Incisive工具的模擬設置 3.25亂數 3.26後仿設置 3.27模擬案例的管理方法 3.28覆蓋率統計 3.29學會Debug思維 3.30驗證方法學簡介 3.31斷言簡介 3.32模擬和實驗第4章基礎模組設計舉例 4.1計數器的設計 4.2同步FIFO的設計 4.3非同步FIFO的設計第5章SoC晶片設計 5.1SoC架構 5.2關於CPU的一些概念 5.3簡單SoC結構及記憶體類型 5.4SoC晶片中常用的週邊設備 5.5SoC內部程式的運行過程 5.6程式的分散載入 5.7SoC晶片程式的燒寫方式 5.8SoC晶片的參數校準 5.9SoC晶片的上電異常保護 5.10ARMCortex-M0介紹 5.11中斷機制 5.12SCS配置 5.13ARMCortex-MO的集成 5.14通過軟體驗證設計 5.15產品級晶片集成 5.16AHB匯流排協定 5.17AHB設備的設計 5.18APB匯流排協定 5.19APB設備的設計 5.20SoC晶片時鐘與重定信號的設計 5.21SoC晶片的休眠策略設計 5.22SysTick的集成和使用 5.23非SoC架構的晶片第6章簡單介面協定及設計 6.1SPI 6.2I2C 6.3UART 第7章綜合環境的搭建和時序約束 7.1TCL基本語法 7.2綜合環境的搭建 7.3時序分析基礎 7.4時序約束 7.5綜合時序分析與後端時序分析的異同第8章設計工具介紹 8.1Gvim 8.2Spyglass 8.3Formality 8.4Perl 第9章數字IC工程師的成長與提高 9.1學習方法 9.2選擇合適的方向 9.3數位工程師與類比工程師的協作 9.4數字工程師與軟體工程師的協作 9.5寫在最後