基於VerilogHDL的FPGA技術及應用（微課版）

第1章 FPGA入門簡介
1.1 FPGA發展歷程
1.2 FPGA與ASIC、CPLD的區別
1.2.1 FPGA與ASIC
1.2.2 FPGA與CPLD
1.3 FPGA工作原理
1.3.1 FPGA的基本特點
1.3.2 FPGA的配置模式
1.4 FPGA設計流程與設計方法
1.4.1 關鍵步驟的實現
1.4.2 自頂向下和自底向上
1.4.3 基於IP核的設計
1.5 主要FPGA/CPLD廠家
1.6 FPGA的應用
1.7 EDA技術
1.8 本書的編排
思考題

第2章 FPGA設計開發工具
2.1 Modelsim軟件使用方法
2.1.1 Modelsim軟件安裝
2.1.2 Modelsim模擬方法
2.1.3 Modelsim模擬步驟
2.1.4 Modelsim模擬波形
2.2 Quartus Ⅱ軟件使用方法
2.2.1 Quartus Ⅱ設計流程
2.2.2 Quartus Ⅱ軟件安裝
2.2.3 USB-Blaster驅動安裝
2.2.4 Quartus Ⅱ設計步驟
思考題

第3章 Verilog HDL的基礎知識
3.1 硬體描述語言（HDL）綜述
3.1.1 硬體描述語言的優越性
3.1.2 硬體描述語言的發展歷史
3.1.3 HDL語言的主要特徵
3.1.4 Verilog HDL與VHDL的比較
3.1.5 Verilog HDL設計流程及設計方法簡介
3.1.6 硬體描述語言新的發展
3.2 程式基本結構
3.3 詞法習俗
3.4 數據類型
3.4.1 常量
3.4.2 變數
3.5 運算符
3.5.1 算術運算符
3.5.2 關係運算符
3.5.3 等式運算符
3.5.4 邏輯運算符
3.5.5 位運算符
3.5.6 縮減運算符
3.5.7 移位運算符
3.5.8 條件運算符
3.5.9 位並接運算符
3.6 描述語句
3.6.1 設定陳述式
3.6.2 條件陳述式
3.6.3 迴圈語句
3.6.4 邏輯門描述語句
3.7 任務和函數結構
3.8 時序控制
3.8.1 延遲控制
3.8.2 事件控制
3.8.3 等待語句
3.8.4 延遲定義塊
思考題

第4章 設計驗證——Testbench
4.1 驗證綜述
4.1.1 驗證概念
4.1.2 驗證方法
4.1.3 驗證工具
4.1.4 驗證流程
4.2 功能驗證
4.2 .I Testbench基本結構
4.2.2 自動生成Testbench
4.2.3 Testbench編寫方法
4.2.4 激勵信號的產生
4.3 基於斷言的驗證
4.4 Modelsim驗證實例
思考題

第5章 可綜合模型設計
5.1 阻塞賦值和非阻塞賦值
5.2 觸發器電路設計
5.2.1 時序電路概念
5.2.2 D觸發器
5.3 計數器電路設計
5.3.1 基本同步計數器
5.3.2 具有復位埠的計數器
5.3.3 具有置數埠的計數器
5.4 記憶體電路設計
5.4.1 記憶體定義
5.4.2 ROM（唯讀記憶體）
5.4.3 RAM（隨機記憶體）
5.4.4 FIFO記憶體
5.5 層次化設計
5.5.1 元件例化
5.5.2 模組劃分
5.6 可綜合模型設計風格
5.6.1 組合電路設計應注意問題
5.6.2 時序電路設計的基本概念
5.6.3 時序電路設計應注意問題
5.6.4 亞穩態及其解決方法
5.7 系統規範
思考題

第6章 有限狀態機的設計
6.1 有限狀態機簡介
6.2 兩種狀態機模型
6.2.1 Moore型紅綠燈
6.2.2 Mealy型紅綠燈
6.3 深入理解狀態機
6.3.1 一段式狀態機
6.3.2 兩段式狀態機
6.4 應用實例
6.4.1 獨熱碼狀態機
6.4.2 格雷碼狀態機
思考題

第7章 基於Verilog HDL的FPGA系統設計實例
7.1 計數解碼型流水燈設計
7.2 交通燈控制電路設計
7.3 智力搶答器設計
7.4 點陣型顯示設計
7.5 數字鬧鐘設計
7.6 乒乓球遊戲電路設計
思考題

第8章 基於SOPC的FPGA系統設計實例
8.1 SOPC系統概述
8.2 HELLO實驗
8.3 流水燈實驗
8.4 計時器實驗
8.5 並行ADC與DAC實驗
思考題