數字SoC設計、驗證與實例






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	目錄前言第1章數位積體電路與SoC介紹1 1.1數位積體電路技術1 1.1.1數位積體電路技術的發展歷史1 1.1.2數位積體電路技術基礎3 1.2SoC21 1.2.1SoC技術簡介21 1.2.2SoC設計流程24 1.2.3兩種SoC設計流程實例25 第2章數位SoC的設計基礎29 2.1硬體描述語言29 2.1.1硬體描述語言與軟體程式設計語言的區別29 2.1.2硬體描述語言的發展歷史30 2.1.3VerilogHDL的可重複性30 2.1.4硬體抽象級的模型類型31 2.2VerilogHDL基本語法31 2.2.1模組的基本概念31 2.2.2常量及其資料類型32 2.2.3變數及其資料類型34 2.2.4運算子及運算式35 2.2.5塊語句42 2.2.6設定陳述式43 2.2.7結構語句44 2.2.8條件陳述式和迴圈語句45 2.2.9testbench的編寫48 2.3VerilogHDL與數位電路50 2.3.1數位電路的類型50 2.3.2VerilogHDL的可綜合與不可綜合51 2.3.3組合邏輯電路的VerilogHDL實例52 2.3.4時序邏輯電路的VerilogHDL實例53 2.3.5狀態機的VerilogHDL實例55 第3章FPGA開發工具——VIVADO基礎入門59 3.1FPGA與VIVADO基本介紹59 3.1.1FPGA基礎原理介紹59 3.1.2以Xilinx7系列為例的FPGA內部結構簡介60 3.1.3VIVADO操作介面簡介67 3.2VIVADO中的模擬72 3.2.1模擬的含義72 3.2.2模擬的分類72 3.3VIVADO中的綜合基礎72 3.3.1綜合的含義72 3.3.2綜合策略介紹73 3.4VIVADO中的實現基礎77 3.4.1實現的含義77 3.4.2實現的過程簡介78 3.5VIVADO中的約束管理81 3.5.1約束的含義81 3.5.2創建約束的兩種方式82 3.6VIVADO中的IP核86 3.6.1IP核的概念86 3.6.2IP核的分類86 3.7VIVADO示例——並行乘法器設計、模擬、綜合及其IP核的定制與調用89 3.7.1四位元二進位並行乘法器設計原理89 3.7.2四位並行乘法器代碼編寫以及分析90 3.7.3模擬設計檔代碼編寫92 3.7.4在VIVADO軟體中進行乘法器設計92 3.7.5在VIVADO軟體中進行模擬操作100 3.7.6在VIVADO軟體中進行綜合操作107 3.7.7並行乘法器IP核的定制108 3.7.8並行乘法器IP核的調用115 3.8VIVADO示例——全流程實現基於7Z-Lite開發板的流水燈功能119 3.8.1流水燈代碼編寫119 3.8.2流水燈代碼的行為級模擬120 3.8.3綜合及引腳約束121 3.8.4流水燈實現過程122 3.8.5流水燈設定檔生成與下載125 第4章DesignCompiler的使用127 4.1DesignCompiler介紹127 4.1.1ASIC全流程127 4.1.2DesignCompiler流程概述128 4.1.3DesignCompiler配置129 4.2Synopsys工藝庫使用133 4.2.1什麼是工藝庫133 4.2.2庫的結構134 4.2.3庫類135 4.2.4庫級屬性135 4.2.5環境描述137 4.2.6單元描述142 4.2.7延時模型與計算143 4.3設計與環境約束145 4.3.1環境約束145 4.3.2設計約束149 4.3.3時鐘約束154 4.3.4綜合示例156 4.4優化設計159 4.4.1DC的兩種綜合模式159 4.4.2DC自動優化的三大階段160 4.4.3結構級優化161 4.4.4邏輯級優化164 4.4.5門級優化166 4.4.6多個實例解析167 4.4.7編譯設計167 4.4.8層次劃分169 4.4.9優化時鐘網路171 4.4.10優化面積172 第5章高級數位SoC設計與驗證173 5.1時鐘域173 5.1.1時鐘域的基本概念173 5.1.2同步與非同步174 5.1.3門控時鐘180 5.1.4跨時鐘域184 5.1.5非理想時鐘194 5.2靜態時序分析196 5.2.1靜態時序分析基本概念196 5.2.2靜態時序分析相關參數197 5.2.3時序路徑201 5.2.4關鍵參數計算202 5.2.5時序違例的修復方法202 5.2.6FPGA時序分析206 5.3數字SoC驗證211 5.3.1驗證的基本概念211 5.3.2UVM驗證方法學212 5.3.3驗證的策略219 5.3.4驗證的方法225 5.3.5驗證的評估227 5.3.6驗證案例228 第6章基於FPGA的數位SoC設計243 6.1設計需求243 6.2設計方案243 6.2.1SoC整體架構243 6.2.2串口簡介244 6.2.3AMBA匯流排簡介250 6.2.4ARMCortex-M0+微處理器簡介261 6.3系統設計265 6.3.1系統硬體搭建265 6.3.2C語言控制程式編寫268 6.4功能模擬271 6.4.1UART模組模擬271 6.4.2掛載於APB的UART模組模擬278 6.4.3基於Cortex-M0+的SoC模擬278 6.5SoC綜合與佈局佈線281 第7章AES加密模組設計285 7.1AES演算法簡介285 7.1.1AES加密演算法原理285 7.1.2AES加密模組演算法實現288 7.2AES演算法硬體加速模組設計292 7.2.1整體介面設計292 7.2.2頂層模組設計293 7.2.3輸入模組介面設計295 7.2.4輸入模組狀態機設計295 7.2.5加密核模組介面設計298 7.2.6加密核模組299 7.2.7輸出模組介面設計305 7.2.8輸出模組設計305 7.3AES演算法硬體加速模組模擬307 7.3.1Testbench編寫307 7.3.2ModelSim模擬308 7.3.3模擬結果分析315 7.3.4ModelSim模擬中可能出現的問題316 7.3.5其他ModelSim常用操作318 7.4AES演算法硬體加速模組綜合319 7.4.1指令檔介紹319 7.4.2設計檔修改324 7.4.3DesignCompiler綜合操作325 7.4.4綜合結果分析329 參考文獻334